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http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/38727| Title: | Desenvolvimento de um gerador de banco de registradores em hardware. |
| Other Titles: | Development of a hardware register bank generator. |
| ???metadata.dc.creator???: | FARIAS, Gustavo Vilar de. |
| ???metadata.dc.contributor.advisor1???: | SANTOS JÚNIOR, Gutemberg Gonçalves dos. |
| ???metadata.dc.contributor.referee1???: | MORAIS, Marcos Ricardo Alcântara. |
| Keywords: | Bancos de Registradores;Geração Automatizada;Python;SystemVerilog;Register Banks;Automated Generation |
| Issue Date: | 24-Oct-2024 |
| Publisher: | Universidade Federal de Campina Grande |
| Citation: | FARIAS, Gustavo Vilar de. Desenvolvimento de um gerador de banco de registradores em hardware. 2024. 32 f. Monografia (Bacharelado em Engenharia Elétrica) - Universidade Federal de Campina Grande, Centro de Engenharia Elétrica e Informática, Campina Grande, Paraíba, Brasil, 2024. Disponível em: http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/38727 |
| ???metadata.dc.description.resumo???: | Este trabalho apresenta o desenvolvimento de uma ferramenta automatizada para a geração de bancos de registradores em hardware (SystemVerilog) utilizando Python. A ferramenta tem como objetivo reduzir o tempo de desenvolvimento de ASICS e minimizar erros manuais. O projeto implementa o AMBA APB como protocolo de comunicação, garantindo flexibilidade e adaptabilidade a diferentes arquiteturas. Os resultados mostram que a solução proposta é eficaz para melhorar a produtividade e a qualidade dos projetos de hardware, além de oferecer potencial para expansões futuras. |
| Abstract: | This work presents the development of an automated tool for generating register banks in hardware (SystemVerilog) using Python. The tool aims to reduce the development time of ASICs and minimize manual errors. The project implements AMBA APB as the communication protocol, ensuring flexibility and adaptability to different architectures. The results show that the proposed solution is effective in improving the productivity and quality of hardware designs, while also offering potential for future expansions. |
| Keywords: | Bancos de Registradores Geração Automatizada Python SystemVerilog Register Banks Automated Generation |
| ???metadata.dc.subject.cnpq???: | Engenharia Elétrica |
| URI: | http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/38727 |
| Appears in Collections: | Curso de Bacharelado em Engenharia Elétrica - CEEI - Monografias |
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| GUSTAVO VILAR DE FARIAS-MONOGRAFIA-CEEI-BACHARELADO EM ENGENHARIA ELÉTRICA (2024).pdf | 447.41 kB | Adobe PDF | View/Open |
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